Τα Νεα Της AMD

[minas]

Δεν είναι το τελικό προιόν.....
Ακόμα το σεράρουν το τσιπάκι. Ενα ES είναι που απλά τρέχει σε αυτές τις συχνότητες.

- - - Updated - - -

Συνημμένο Αρχείο 204507

- - - Updated - - -

Συνημμένο Αρχείο 204519

Σαν να υπάρχει και X590 Chipset ....

Έχει αρχίσει να αναφέρεται τις τελευταίες μέρες το X590, αλλά δεν νομίζω ότι έχει εμφανιστεί ακόμη κάτι χειροπιαστό - σε αντίθεση με το X570.

[Kootoomootoo]

Έχει ανακοινώσει κάποιος κατασκευαστής μητρική x570; Ή αναμένουμε να γίνει και πότε;

[MNP-10]

570 ειχε πολλες, αλλα πανακριβες. 590 ακομα δεν ξερουμε.

[Mormnak]

AMD X590 Chipset Reportedly In The Works – Designed For Premium AMD Ryzen 3000 CPUs, Higher PCIe 4.0 Lanes, Much Higher Priced Than X570 Boards

https://wccftech.com/amd-x590-chipse...-cpus-spotted/

[uncharted]

AMD X590 Chipset Reportedly In The Works – Designed For Premium AMD Ryzen 3000 CPUs, Higher PCIe 4.0 Lanes, Much Higher Priced Than X570 Boards

https://wccftech.com/amd-x590-chipse...-cpus-spotted/

Και δώρο η υδρόψυξη του chipset...

[konig]

Έχει ανακοινώσει κάποιος κατασκευαστής μητρική x570; Ή αναμένουμε να γίνει και πότε;

32 μητρικες μεχρι στιγμης.. απο 160 μεχρι 1000

[MNP-10]

Χωρις quad channel DDR4 δε νομιζω οτι τα 590 εχουν ιδιαιτερο νοημα λογω παραπανω lanes...

[uncharted]

https://www.anandtech.com/show/14525...nd-epyc-rome/7

One other major change is the L1 instruction cache. We noted that it is smaller for Zen 2: only 32 KB rather than 64 KB, however the associativity has doubled, from 4-way to 8-way. Given the way a cache works, these two effects ultimately don’t cancel each other out, however the 32 KB L1-I cache should be more power efficient, and experience higher utilization. The L1-I cache hasn’t just decreased in isolation – one of the benefits of reducing the size of the I-cache is that it has allowed AMD to double the size of the micro-op cache. These two structures are next to each other inside the core, and so even at 7nm we have an instance of space limitations causing a trade-off between structures within a core. AMD stated that this configuration, the smaller L1 with the larger micro-op cache, ended up being better in more of the scenarios it tested.

Engineering trade-offs...

- - - Updated - - -

https://www.anandtech.com/show/14525...nd-epyc-rome/8

What makes the 4K entry more impressive is when we compare it to the competition. In Intel’s Skylake family, the micro-op cache in those cores are only 1.5K entry. Intel increased the size by 50% for Ice Lake to 2.25K, but that core is coming to mobile platforms later this year and perhaps to servers next year. By comparison AMD’s Zen 2 core will cover the gamut from consumer to enterprise. Also at this time we can compare it to Arm’s A77 CPU micro-op cache, which is 1.5K entry, however that cache is Arm’s first micro-op cache design for a core.

Ίδια κόλπα και η ARM (και καλά "καθαρόαιμη" RISC) πλέον...

[MNP-10]

Σανο πουλανε.... ο a12x εχει καταναλωση το 1/10 με 1/20 απο τετοια τσιπ και βγαζει 5000 single και 18000 multi στο geek4... δεν εχει καν l3 cache και εχει και ενα μεγαλο κομματι dedicated σε SoC functionalities (igp, neural chip, κτλ). Και τι αλλο εχει? 128+128 l1 caches... Και τρεχει μονο στα 2.5ghz. Δλδ αμα το βγαζανε για desktop και το clockαρανε στα 4 θα ηταν 8000 single / 29000 multi. Και ολα αυτα τα κανουν εχοντας να αντιμετωπισουν τα 7nm tradeoffs 1 χρονο και βαλε πριν την AMD, οντας απ'τους πρωτους στα 7nm fabs και με χαμηλοτερα yields απο σημερα.

Εν ετος 2019 εχει πιασει ...η apple το νοημα ενω AMD και Intel μας κοροϊδευουν και μας πουλανε σανο.

Πχ λενε λενε απ'την AMD αλλα το αποτελεσμα ειναι αυτο:

https://images.anandtech.com/doci/14...-025_575px.jpg

Δλδ πηγαν σε process που μπορουν να βαλουν τα 2πλασια transistor και να καινε το ιδιο ρευμα και το αποτελεσμα ηταν οτι χανουν σε 5/8 games (δικο τους slide, οχι της intel) απ'το τσιπ της ιντελ που ειναι στο 14nm process και τα οποια στο μισο die εχουν igp... αν αυτο δεν ειναι αποτυχια τι ειναι?

Το ιντελ επρεπε να το αφηνει στη σκονη 20-30% πισω οταν εχεις παει στα 7nm... αλλα τι κανανε? Ως συνηθως αρχισαν τα hacks και το ξεσκισαν το θεμα.

Κι'αλλο σανο εδω περα: https://images.anandtech.com/doci/14...-018_575px.jpg

Ναι ναι, historically πεφταν τα nm, τα volt και το fmax... μαλλον οραμα θα ναι οτι φτασαμε στα 5ghz all core στα 14nm - σε σχεση με εποχης 3+ ghz στα 90-130nm. Δλδ η ιντελ απ'τα 22 στα 14 δεν αυξησε τα clocks?

Εντωμεταξυ εξτρα σανο για την l1 cache... βελτιωση λεει... βαλαμε 2πλασια μop cache. Γιατι τη βαλανε ομως πραγματικα? Γιατι ενω το τσιπακι μπορει να κανει wide execution σε 5 ports ειναι bottlenecked απ'τον decoder στα ~17bytes/cycle... δλδ αμα εχεις 2 εντολες μια 10 bytes και μια 8 bytes, παει, μπουκωσε ο decoder. Οπότε εχεις 5 ports να εκτελεις 5 ins/cycle και εχεις μπουκωσει στα ουτε 2 λογω του decoder. Και αντι να φτιαξουν τον decoder που μπουκωνει τι κανανε? Αυξησανε τη μop cache που cacheαρει το decoder output ωστε να μη ξαναχρειαζεται κατι decoding και να μην εχει bottleneck στο decoding σκελος. Αυτο προφανως δουλευει κυριως σε loops (ιδανικο σεναριο για benchmarks)... και επειδη λεει δεν ειχαν χωρο, κοψανε και την l1 cache... θεουληδες...

Για την l3 που τη διπλασιασαν και την ονομασαν gamecache, ο στοχος ειναι προφανης... με την "καινοτομια" (lol) της απομακρυνσης του IMC και το αναμενομενο latency spike προς τη ram, πηγαν να το ρεφαρουν μεχρι ενα υψος (πχ 60-70mb) μεσω της L3...

Αυτα μ'αρεσουν με την AMD... τα chiplet που κοψανε το IMC ειναι "καινοτομια" αντι hackια (με τη κακη εννοια), η αυξηση της L3 για να ρεφαρει τον IMC ειναι "βελτιωση" (παρ'οτι εχει φαει το μισο die @ the expense of more cores per die), η μειωση της L1 cache ειναι ...καλυτερη γιατι λεει βαλανε χωρο σε διπλασιο μop cache (που μεταφραζεται σε hackια με τη κακη εννοια λογω απροθυμιας να φτιαξουν τον decoder) κτλ. Στο τελος θα μας πουν οτι ο zen2 ειναι επανασταση και οτι η apple που βαραει 5k/18k στο geekbench με τα μισα clock και το 1/10-20 των watt ειναι αχρηστος...

Εντωμεταξυ εδω που εχει γινει χοντρη βελτιωση, κανεις δημοσιογραφος δε το κανε θεμα και ο anand αφιερωσε μονο 1 γραμμη: https://images.anandtech.com/doci/14...-007_575px.jpg

mul from 4 => 3 cycles...

και εδω: https://images.anandtech.com/doci/14...-009_575px.jpg

load/store => 32b/cycle απο 16.

Να και κατι αλλο καλο: One of the features of IF2 is that the clock has been decoupled from the main DRAM clock.

Το σανο βεβαια παραμενει γιατι η επιδιορθωση του (τραγικου) limitation που ειχε το IF1 μετονομαστηκε σε feature :P

Τωρα βεβαια θα χουμε αλλα προβληματα, με το 1:1 locking του IF2 με το DRAM speed γιατι αμα πας σε faster speeds απο 3600-3800, το IF2 θα πεφτει λεει στο μισο... αρα η υποστηριξη σε μνημες 5000 εχει τεραστιο κοστος στο IF2 speed.

"This ratio should automatically come into play around DDR4-3600 or DDR4-3800, but it does mean that IF2 clock does reduce in half, which has a knock on effect with respect to bandwidth. It should be noted that even if the DRAM frequency is high, having a slower IF frequency will likely limit the raw performance gain from that faster memory. AMD recommends keeping the ratio at a 1:1 around DDR4-3600, and instead optimizing sub-timings at that speed."

https://www.anandtech.com/show/14525...d-epyc-rome/11

Τα καταφεραν παλι

[konig]

Σανο πουλανε.... ο a12x εχει καταναλωση το 1/10 με 1/20 απο τετοια τσιπ και βγαζει 5000 single και 18000 multi στο geek4... δεν εχει καν l3 cache και εχει και ενα μεγαλο κομματι dedicated σε SoC functionalities (igp, neural chip, κτλ). Και τι αλλο εχει? 128+128 l1 caches... Και τρεχει μονο στα 2.5ghz. Δλδ αμα το βγαζανε για desktop και το clockαρανε στα 4 θα ηταν 8000 single / 29000 multi. Και ολα αυτα τα κανουν εχοντας να αντιμετωπισουν τα 7nm tradeoffs 1 χρονο και βαλε πριν την AMD, οντας απ'τους πρωτους στα 7nm fabs και με χαμηλοτερα yields απο σημερα.

Εν ετος 2019 εχει πιασει ...η apple το νοημα ενω AMD και Intel μας κοροϊδευουν και μας πουλανε σανο.

Πχ λενε λενε απ'την AMD αλλα το αποτελεσμα ειναι αυτο:

https://images.anandtech.com/doci/14...-025_575px.jpg

Δλδ πηγαν σε process που μπορουν να βαλουν τα 2πλασια transistor και να καινε το ιδιο ρευμα και το αποτελεσμα ηταν οτι χανουν σε 5/8 games (δικο τους slide, οχι της intel) απ'το τσιπ της ιντελ που ειναι στο 14nm process και τα οποια στο μισο die εχουν igp... αν αυτο δεν ειναι αποτυχια τι ειναι?

Το ιντελ επρεπε να το αφηνει στη σκονη 20-30% πισω οταν εχεις παει στα 7nm... αλλα τι κανανε? Ως συνηθως αρχισαν τα hacks και το ξεσκισαν το θεμα.

Κι'αλλο σανο εδω περα: https://images.anandtech.com/doci/14...-018_575px.jpg

Ναι ναι, historically πεφταν τα nm, τα volt και το fmax... μαλλον οραμα θα ναι οτι φτασαμε στα 5ghz all core στα 14nm - σε σχεση με εποχης 3+ ghz στα 90-130nm. Δλδ η ιντελ απ'τα 22 στα 14 δεν αυξησε τα clocks?

Εντωμεταξυ εξτρα σανο για την l1 cache... βελτιωση λεει... βαλαμε 2πλασια μop cache. Γιατι τη βαλανε ομως πραγματικα? Γιατι ενω το τσιπακι μπορει να κανει wide execution σε 5 ports ειναι bottlenecked απ'τον decoder στα ~17bytes/cycle... δλδ αμα εχεις 2 εντολες μια 10 bytes και μια 8 bytes, παει, μπουκωσε ο decoder. Οπότε εχεις 5 ports να εκτελεις 5 ins/cycle και εχεις μπουκωσει στα ουτε 2 λογω του decoder. Και αντι να φτιαξουν τον decoder που μπουκωνει τι κανανε? Αυξησανε τη μop cache που cacheαρει το decoder output ωστε να μη ξαναχρειαζεται κατι decoding και να μην εχει bottleneck στο decoding σκελος. Αυτο προφανως δουλευει κυριως σε loops (ιδανικο σεναριο για benchmarks)... και επειδη λεει δεν ειχαν χωρο, κοψανε και την l1 cache... θεουληδες...

Για την l3 που τη διπλασιασαν και την ονομασαν gamecache, ο στοχος ειναι προφανης... με την "καινοτομια" (lol) της απομακρυνσης του IMC και το αναμενομενο latency spike προς τη ram, πηγαν να το ρεφαρουν μεχρι ενα υψος (πχ 60-70mb) μεσω της L3...

Αυτα μ'αρεσουν με την AMD... τα chiplet που κοψανε το IMC ειναι "καινοτομια" αντι hackια (με τη κακη εννοια), η αυξηση της L3 για να ρεφαρει τον IMC ειναι "βελτιωση" (παρ'οτι εχει φαει το μισο die @ the expense of more cores per die), η μειωση της L1 cache ειναι ...καλυτερη γιατι λεει βαλανε χωρο σε διπλασιο μop cache (που μεταφραζεται σε hackια με τη κακη εννοια λογω απροθυμιας να φτιαξουν τον decoder) κτλ. Στο τελος θα μας πουν οτι ο zen2 ειναι επανασταση και οτι η apple που βαραει 5k/18k στο geekbench με τα μισα clock και το 1/10-20 των watt ειναι αχρηστος...

Εντωμεταξυ εδω που εχει γινει χοντρη βελτιωση, κανεις δημοσιογραφος δε το κανε θεμα και ο anand αφιερωσε μονο 1 γραμμη: https://images.anandtech.com/doci/14...-007_575px.jpg

mul from 4 => 3 cycles...

και εδω: https://images.anandtech.com/doci/14...-009_575px.jpg

load/store => 32b/cycle απο 16.

Να και κατι αλλο καλο: One of the features of IF2 is that the clock has been decoupled from the main DRAM clock.

Το σανο βεβαια παραμενει γιατι η επιδιορθωση του (τραγικου) limitation που ειχε το IF1 μετονομαστηκε σε feature :P

Τωρα βεβαια θα χουμε αλλα προβληματα, με το 1:1 locking του IF2 με το DRAM speed γιατι αμα πας σε faster speeds απο 3600-3800, το IF2 θα πεφτει λεει στο μισο... αρα η υποστηριξη σε μνημες 5000 εχει τεραστιο κοστος στο IF2 speed.

"This ratio should automatically come into play around DDR4-3600 or DDR4-3800, but it does mean that IF2 clock does reduce in half, which has a knock on effect with respect to bandwidth. It should be noted that even if the DRAM frequency is high, having a slower IF frequency will likely limit the raw performance gain from that faster memory. AMD recommends keeping the ratio at a 1:1 around DDR4-3600, and instead optimizing sub-timings at that speed."

https://www.anandtech.com/show/14525...d-epyc-rome/11

Τα καταφεραν παλι

μα σοβαρα φερνεις games σαν παραδειγμα?το base install ειναι ΑΚΟΜΗ 4 cores μερικα μονο παιχνιδια κανουν χρηση πανω απο 4 cores μεχρι στιγμης πραγματικη χρηση...

ναι δεν ξερω αν θυμασαι πως η amd ελεγε πως πανω απο 4000mhz το ratio θα ειναι 2 προς 1 ε?

[MNP-10]

μα σοβαρα φερνεις games σαν παραδειγμα?το base install ειναι ΑΚΟΜΗ 4 cores μερικα μονο παιχνιδια κανουν χρηση πανω απο 4 cores μεχρι στιγμης πραγματικη χρηση...

Δε τα φερα εγω. Η AMD το δωσε το slide. Εξ'αλλου εγω πρωτος ειπα οτι τα games ειναι εφαρμογες της πλακας και δε ζοριζουν πολυ. Ομως αυτο δεν αποτελει δικαιολογια. Ενα game εχει συγκεκριμενες hw απαιτησεις. Ειτε ζουλαει τα 2, ειτε τα 4, ειτε τα 6 core, με τις δεδομενες απαιτησεις λοιπον του software, βαζεις 2 cpu και βλεπεις οτι το σκορ ειναι 5-3 υπερ της μιας.

ναι δεν ξερω αν θυμασαι πως η amd ελεγε πως πανω απο 4000mhz το ratio θα ειναι 2 προς 1 ε?

Απ'οτι καταλαβα και απο κατω απ'αυτο το threshold υπαρχει θεμα. Οπότε θα χρειαστει ενα premium για αγορα 3600+.

[adtakhs]

Σανο πουλανε.... ο a12x εχει καταναλωση το 1/10 με 1/20 απο τετοια τσιπ και βγαζει 5000 single και 18000 multi στο geek4... δεν εχει καν l3 cache και εχει και ενα μεγαλο κομματι dedicated σε SoC functionalities (igp, neural chip, κτλ). Και τι αλλο εχει? 128+128 l1 caches... Και τρεχει μονο στα 2.5ghz. Δλδ αμα το βγαζανε για desktop και το clockαρανε στα 4 θα ηταν 8000 single / 29000 multi. Και ολα αυτα τα κανουν εχοντας να αντιμετωπισουν τα 7nm tradeoffs 1 χρονο και βαλε πριν την AMD, οντας απ'τους πρωτους στα 7nm fabs και με χαμηλοτερα yields απο σημερα.

Εν ετος 2019 εχει πιασει ...η apple το νοημα ενω AMD και Intel μας κοροϊδευουν και μας πουλανε σανο.

Πχ λενε λενε απ'την AMD αλλα το αποτελεσμα ειναι αυτο:

https://images.anandtech.com/doci/14...-025_575px.jpg

Δλδ πηγαν σε process που μπορουν να βαλουν τα 2πλασια transistor και να καινε το ιδιο ρευμα και το αποτελεσμα ηταν οτι χανουν σε 5/8 games (δικο τους slide, οχι της intel) απ'το τσιπ της ιντελ που ειναι στο 14nm process και τα οποια στο μισο die εχουν igp... αν αυτο δεν ειναι αποτυχια τι ειναι?

Το ιντελ επρεπε να το αφηνει στη σκονη 20-30% πισω οταν εχεις παει στα 7nm... αλλα τι κανανε? Ως συνηθως αρχισαν τα hacks και το ξεσκισαν το θεμα.

Κι'αλλο σανο εδω περα: https://images.anandtech.com/doci/14...-018_575px.jpg

Ναι ναι, historically πεφταν τα nm, τα volt και το fmax... μαλλον οραμα θα ναι οτι φτασαμε στα 5ghz all core στα 14nm - σε σχεση με εποχης 3+ ghz στα 90-130nm. Δλδ η ιντελ απ'τα 22 στα 14 δεν αυξησε τα clocks?

Εντωμεταξυ εξτρα σανο για την l1 cache... βελτιωση λεει... βαλαμε 2πλασια μop cache. Γιατι τη βαλανε ομως πραγματικα? Γιατι ενω το τσιπακι μπορει να κανει wide execution σε 5 ports ειναι bottlenecked απ'τον decoder στα ~17bytes/cycle... δλδ αμα εχεις 2 εντολες μια 10 bytes και μια 8 bytes, παει, μπουκωσε ο decoder. Οπότε εχεις 5 ports να εκτελεις 5 ins/cycle και εχεις μπουκωσει στα ουτε 2 λογω του decoder. Και αντι να φτιαξουν τον decoder που μπουκωνει τι κανανε? Αυξησανε τη μop cache που cacheαρει το decoder output ωστε να μη ξαναχρειαζεται κατι decoding και να μην εχει bottleneck στο decoding σκελος. Αυτο προφανως δουλευει κυριως σε loops (ιδανικο σεναριο για benchmarks)... και επειδη λεει δεν ειχαν χωρο, κοψανε και την l1 cache... θεουληδες...

Για την l3 που τη διπλασιασαν και την ονομασαν gamecache, ο στοχος ειναι προφανης... με την "καινοτομια" (lol) της απομακρυνσης του IMC και το αναμενομενο latency spike προς τη ram, πηγαν να το ρεφαρουν μεχρι ενα υψος (πχ 60-70mb) μεσω της L3...

Αυτα μ'αρεσουν με την AMD... τα chiplet που κοψανε το IMC ειναι "καινοτομια" αντι hackια (με τη κακη εννοια), η αυξηση της L3 για να ρεφαρει τον IMC ειναι "βελτιωση" (παρ'οτι εχει φαει το μισο die @ the expense of more cores per die), η μειωση της L1 cache ειναι ...καλυτερη γιατι λεει βαλανε χωρο σε διπλασιο μop cache (που μεταφραζεται σε hackια με τη κακη εννοια λογω απροθυμιας να φτιαξουν τον decoder) κτλ. Στο τελος θα μας πουν οτι ο zen2 ειναι επανασταση και οτι η apple που βαραει 5k/18k στο geekbench με τα μισα clock και το 1/10-20 των watt ειναι αχρηστος...

Εντωμεταξυ εδω που εχει γινει χοντρη βελτιωση, κανεις δημοσιογραφος δε το κανε θεμα και ο anand αφιερωσε μονο 1 γραμμη: https://images.anandtech.com/doci/14...-007_575px.jpg

mul from 4 => 3 cycles...

και εδω: https://images.anandtech.com/doci/14...-009_575px.jpg

load/store => 32b/cycle απο 16.

Να και κατι αλλο καλο: One of the features of IF2 is that the clock has been decoupled from the main DRAM clock.

Το σανο βεβαια παραμενει γιατι η επιδιορθωση του (τραγικου) limitation που ειχε το IF1 μετονομαστηκε σε feature :P

Τωρα βεβαια θα χουμε αλλα προβληματα, με το 1:1 locking του IF2 με το DRAM speed γιατι αμα πας σε faster speeds απο 3600-3800, το IF2 θα πεφτει λεει στο μισο... αρα η υποστηριξη σε μνημες 5000 εχει τεραστιο κοστος στο IF2 speed.

"This ratio should automatically come into play around DDR4-3600 or DDR4-3800, but it does mean that IF2 clock does reduce in half, which has a knock on effect with respect to bandwidth. It should be noted that even if the DRAM frequency is high, having a slower IF frequency will likely limit the raw performance gain from that faster memory. AMD recommends keeping the ratio at a 1:1 around DDR4-3600, and instead optimizing sub-timings at that speed."

https://www.anandtech.com/show/14525...d-epyc-rome/11

Τα καταφεραν παλι

Πάλι τα ίδια.
Τα slides με τα games που έδειξαν περιέχουν μόνο παιχνίδια που οι Ryzen δεν τα πήγαιναν καθόλου καλά.
Θα μπορούσαν να βάλουν και άλλα στο συγκριτικό που να δείχνουν το ανάποδο.
Επίσης τα AVG frames είναι μια τρύπα στο νερό. Αν έχεις τα min ψόφια τι να το κάνεις.

Όσο για τα υπόλοιπα βασική στρατηγική της AMD ήταν να μπορέσει να βγάλει 2 chipάκια όλα κι όλα για ολόκληρη την αγορά. Με βάση αυτό το σκεπτικό έχτισε τα chip της ώστε να μειώσει τυχόν υστέρηση από αυτές τις επιλογές της.
Τώρα αν δεν σου αρέσει και βρίσκεις κάτι καλύτερο στα χρήματα που θα σου ζητά, ΔΕΝ αγοράζεις.
Αν στα χρήματα που ζητά είναι το καλύτερο, τότε έχει πετύχει τον σκοπό της.

Εντωμεταξυ εξτρα σανο για την l1 cache... βελτιωση λεει... βαλαμε 2πλασια μop cache. Γιατι τη βαλανε ομως πραγματικα? Γιατι ενω το τσιπακι μπορει να κανει wide execution σε 5 ports ειναι bottlenecked απ'τον decoder στα ~17bytes/cycle... δλδ αμα εχεις 2 εντολες μια 10 bytes και μια 8 bytes, παει, μπουκωσε ο decoder. Οπότε εχεις 5 ports να εκτελεις 5 ins/cycle και εχεις μπουκωσει στα ουτε 2 λογω του decoder. Και αντι να φτιαξουν τον decoder που μπουκωνει τι κανανε? Αυξησανε τη μop cache που cacheαρει το decoder output ωστε να μη ξαναχρειαζεται κατι decoding και να μην εχει bottleneck στο decoding σκελος. Αυτο προφανως δουλευει κυριως σε loops (ιδανικο σεναριο για benchmarks)... και επειδη λεει δεν ειχαν χωρο, κοψανε και την l1 cache... θεουληδες...

Εχεις κάποιο στοιχείο για αυτό;

Αυτά.

[MNP-10]

Όσο για τα υπόλοιπα βασική στρατηγική της AMD ήταν να μπορέσει να βγάλει 2 chipάκια όλα κι όλα για ολόκληρη την αγορά. Με βάση αυτό το σκεπτικό έχτισε τα chip της ώστε να μειώσει τυχόν υστέρηση από αυτές τις επιλογές της.
Τώρα αν δεν σου αρέσει και βρίσκεις κάτι καλύτερο στα χρήματα που θα σου ζητά, ΔΕΝ αγοράζεις.
Αν στα χρήματα που ζητά είναι το καλύτερο, τότε έχει πετύχει τον σκοπό της.

Αυτη τον πετυχε, απλα επειδη εμεις καταλαβαινουμε και 5 πραγματα απο τεχνολογια δεν μπορει να μας πουλαει τις hackιες και τα workarounds για καινοτομιες.

Εχεις κάποιο στοιχείο για αυτό;

Αυτά.

Το χα διαβασει οταν βγηκε η αναλυση του ryzen 1 απ'τον agner fog.

[adtakhs]

Αυτη τον πετυχε, απλα επειδη εμεις καταλαβαινουμε και 5 πραγματα απο τεχνολογια δεν μπορει να μας πουλαει τις hackιες και τα workarounds για καινοτομιες.


Το χα διαβασει οταν βγηκε η αναλυση του ryzen 1 απ'τον agner fog.

Καινοτομία ως προς τι ; Αν μιλάει για καινοτομία που θα την κάνει να κρατήσει το κόστος χαμηλά και να αποκτήσει την ελευθερία για τοποθέτηση περισσότερων cores σε μη "παράξενες" τοπολογίες, τότε καινοτομία είναι .

Και εγώ το είχα διαβάσει για τους 1. Αλλά πλέον μιλάνε για βελτίωσή του, οπότε ίσως να μην υπάρχει το bottleneck εκεί.

Μην βγάζουμε από τώρα συμπεράσματα. Ας βγει το chip και ας δούμε τελικά πως πάει συνολικά.
Μετά έχουμε χρόνο για θαψιμο, αν δεν αξίζει.

[MNP-10]

Μην βγάζουμε από τώρα συμπεράσματα. Ας βγει το chip και ας δούμε τελικά πως πάει συνολικά.
Μετά έχουμε χρόνο για θαψιμο, αν δεν αξίζει.

Δε χρειαζεται να βγει για να κρινουμε καποια πραματα... Η συνολικη αποδοση οφειλει οπωσδηποτε να ειναι καλυτερη με 50% βελτιωση στο chip density αφου τα TDP παραμενουν σε επιπεδα 65w+.

Απο κει και περα κρινουμε με βαση τα slides της ιδιας της AMD, για τα specs καθεαυτα, ε και δε πιστευω εκει να παραπληροφορει η AMD τον κοσμο... δλδ οταν λεει αυξηση μop cache, μειωση l1 cache, αυξηση l3 cache, αυξηση 16b/cycle => 32b/cycle, μειωση στα mul απο 4 -> 3 cycles, αυξηση native vectors σε 256bit, κτλ κτλ, ε αυτα μπορουμε να τα κρινουμε ως design choices.

Οπως επισης μπορουμε να κρινουμε πιπες του στυλ επεσαν τα νανομετρα, μειωθηκε το voltage, πεφτει η συχνοτητα. Και αφου εμεις αυξησαμε τη συχνοτητα ειμαστε ηρωες... μα τα νανομετρα πεφτουν συνεχεια και οι ταχυτητες ανεβαινουν και αυτες συνεχεια (ιστορικα). Και αν το δουμε απο αποψη fab process, αυτο δεν ηταν αποτελεσμα οτι η AMD εκανε κατι σωστα τωρα, ειναι αποτελεσμα οτι η AMD εκανε κατι λαθος στο previous generation και αυτο παρα τα υψηλα νανομετρα δε κλοκαριζε πολυ (4.κατι).

Η ιντελ που ηταν στα 5 στα 14nm, ναι, θα εχει προβλημα να ανεβασει... αλλα η AMD που ηταν κοντα στα 4.κατι φυσικα της ηταν πιο ευκολο να ανεβασει... Η intel που να το παει? Στα 5.5 με τα 10nm (αντιστοιχο 7αρι)? Δε γινεται. Τουλαχιστον οχι χωρις μεγαλο process refinement.

Πολλα απ'τα πραγματα που παρουσιαζονται, οπως παρουσιαζονται, ειναι για να επηρεασουν το investor crowd... και ειναι κραυγαλεο οταν hackιες βαφτιζονται ως καινοτομιες... αλλα εμεις δεν ειμαστε επενδυτες της wall street για να χαιρομαστε για το "pump material" της μετοχης... εμεις κρινουμε τεχνολογικα παντα. Δε μπορει να χαιρομαι πχ που βγηκε ο IMC ή που το τσιπακι εχει ενα I/O die ΝΑΑΑΑ στο κεντρο σε αρχαιο fab process το οποιο επηρεαζει το power consumption... και να λεω "ουυ καινοτομια, chiplet"... ουτε καν... hackια ειναι για να αντιμετωπισουν τα low yields που θα ειχε ενα μονολιθικο core.